/

serge.balakshiy

/

Обзор ДокументацияВойти

/

serge.balakshiy

/

Аналитика

Безопасность

verilog_sim

Описание

учебный симулятор верилога для того, чтобы понять как устроен симулятор

Лицензия

В избранном0

Языки

C92,2%
Yacc4,3%
Lex2,6%
Verilog0,9%

Сообщить о нарушении

Коммиты:

sergebn
перед теа как реорганизовать ast.h и simulation.h с целью упорядочить и упростить структуру проекта. буду переносить в файл АСТ всё, что касается работы с АСТ деревом.
2 дня назад
b22e5a9

5 дней назад

перед теа как реорганизовать ast.h и simulation.h с целью упорядочить и упростить структуру проекта. буду переносить в файл АСТ всё, что касается работы с АСТ деревом.

2 дня назад

перед теа как реорганизовать ast.h и simulation.h с целью упорядочить и упростить структуру проекта. буду переносить в файл АСТ всё, что касается работы с АСТ деревом.

2 дня назад

перед теа как реорганизовать ast.h и simulation.h с целью упорядочить и упростить структуру проекта. буду переносить в файл АСТ всё, что касается работы с АСТ деревом.

2 дня назад

Frontend: Добавлен препроцессор (макросы, ifdef, include). AST: Реализован вычислитель выражений eval_expression с поддержкой , битовых операций и констант. Types: Добавлена поддержка packed struct, enum и многомерных массивов. Netlist: Реализована элаборация модулей, проброс параметров (propagation) и уникализация имен (mangling). Kernel: Добавлен планировщик событий с поддержкой временных задержек (#) и механизм Delta-циклов для корректной симуляции always_ff. Export: Добавлен дамп дерева и нетлиста в формате JSON.

4 дня назад

5 дней назад

5 дней назад

5 дней назад

Frontend: Добавлен препроцессор (макросы, ifdef, include). AST: Реализован вычислитель выражений eval_expression с поддержкой , битовых операций и констант. Types: Добавлена поддержка packed struct, enum и многомерных массивов. Netlist: Реализована элаборация модулей, проброс параметров (propagation) и уникализация имен (mangling). Kernel: Добавлен планировщик событий с поддержкой временных задержек (#) и механизм Delta-циклов для корректной симуляции always_ff. Export: Добавлен дамп дерева и нетлиста в формате JSON.

4 дня назад

перед теа как реорганизовать ast.h и simulation.h с целью упорядочить и упростить структуру проекта. буду переносить в файл АСТ всё, что касается работы с АСТ деревом.

2 дня назад

перед теа как реорганизовать ast.h и simulation.h с целью упорядочить и упростить структуру проекта. буду переносить в файл АСТ всё, что касается работы с АСТ деревом.

2 дня назад

README.md

Описание

учебный симулятор верилога для того, чтобы понять как устроен симулятор

Лицензия

В избранном0

Языки

C92,2%
Yacc4,3%
Lex2,6%
Verilog0,9%

Сообщить о нарушении

Все инструменты для разработки на одной платформе

Для полного доступа зарегистрируйтесь или авторизуйтесь на GitVerse