перед теа как реорганизовать ast.h и simulation.h с целью упорядочить и упростить структуру проекта. буду переносить в файл АСТ всё, что касается работы с АСТ деревом.

Frontend: Добавлен препроцессор (макросы, ifdef, include). AST: Реализован вычислитель выражений eval_expression с поддержкой , битовых операций и констант. Types: Добавлена поддержка packed struct, enum и многомерных массивов. Netlist: Реализована элаборация модулей, проброс параметров (propagation) и уникализация имен (mangling). Kernel: Добавлен планировщик событий с поддержкой временных задержек (#) и механизм Delta-циклов для корректной симуляции always_ff. Export: Добавлен дамп дерева и нетлиста в формате JSON.

feat: fix VCD bus formatting and enable functional always-block simulation

feat(sim): implement event-driven parallelism and edge-triggered always blocks (Phase 2 & 3) Описание (Message):

добавил сброс флага proc->is_queued после выполнения процесса. Теперь процесс снова может быть разбужен п.3.1

добавил activate_process п.2.3

реализовал trigger_sensitive_procs

добавил new_entry->old_value = 0;в sym_insert

feat(sim): implement signal history tracking and transaction-based updates (Step 2.1) Описание (Message):

refactor(sim): extend process descriptor for reactive event support (Step 1.1) [200~Mathematical Model: Структура event_sim_process_t расширена полями entry_point ( ), trigger_type ( ) и is_queued ( ) для поддержки формальной модели конечного автомата Verilog. Process Classification: В event_collect_processes внедрено разделение на самоактивируемые процессы (initial) и реактивные (always). Always-block Support: Реализовано извлечение точки входа (тело блока) и типа фронта (posedge/negedge) из AST-узлов. Idle State: Для реактивных процессов начальное состояние pc установлено в NULL, что предотвращает некорректную активацию до наступления события.

Этот коммит фиксирует переход от «сырого» интерпретатора к полноценному цифровому симулятору. Мы соединили событийный движок, прошитый граф AST и генерацию стандартных временных диаграмм (VCD). feat(sim): implement VCD dumping and optimized runtime assignment evaluation Описание (Message):

feat(sim): implement event-driven engine with AST threading and runtime evaluation AST Threading: Реализована прошивка дерева (ast_thread_flow) через поле next, превращающая вложенные блоки (INITIAL, FOREVER, BLOCK) в линейный исполняемый граф. Event Loop: Написан основной цикл симуляции (event_run_loop), корректно обрабатывающий очередь событий и продвижение времени. Runtime Execution:

работает TOK_INITIAL, TOK_FOREVER. парсер распознает эти токены и пытается запустить симуляцию.но симуляция не происходит, так как не работаетсам forever и clk не тикает

feat: add event-driven simulation engine and VCD dumping support. Event Engine: Добавлен новый событийный цикл (event_run_loop) и планировщик событий (event_schedule) с поддержкой регионов (Active/NBA). Threading/Linking: Реализована итеративная модель выполнения процессов. Введена рекурсивная прошивка указателей next в AST для поддержки бесконечных циклов (forever, always) без рекурсии в рантайме. VCD Support: Добавлен модуль vcd_dump для генерации временных диаграмм, совместимых с GTKWave. AST Extensions: Добавлены новые типы узлов NODE_INITIAL (36) и NODE_FOREVER (37) в NodeType. CLI: Добавлены аргументы -e для запуска событийного движка и -o для указания пути к VCD-файлу.

sim: implement immediate values and robust LHS/RHS concatenation slicing Описание:

sim: fix non-blocking assignments for LHS/RHS concatenations Описание:

работает присваивание для pcN->pc. Для остальных не работает

sim: Fix multi-bit signal propagation and register connectivity Исправлена ошибка элаборации, из-за которой входы регистров ошибочно подключались к тактовому сигналу (Net ID 0). Подтверждена корректная передача 16-битных и 8-битных значений (pc, st0, rsp) в симуляторе. Исправлено зануление/обрезание данных до 1 бита в sim_eval_cell. Упрощен тестовый сценарий для верификации прямой передачи данных без конкатенацииfeat: Full-width data propagation and connectivity fix. Симулятор теперь корректно передает значения 65280, 255 и 127 между регистрами по фронту клока. Исправлены слепые связи, указывавшие на clk вместо данных.

sim: Fix signal initialization by mapping Symbol Table to Net values. Исправлена ошибка в sim_elaborate, где current_scope был NULL во время инициализации.

промежуточный, просто чуть откатил