Hello GitVerse · gitverse-ci.yaml · serge.balakshiy/verilog_analizer

/

serge.balakshiy

/

verilog_analizer

Обзор ДокументацияВойти

/

serge.balakshiy

/

verilog_analizer

Аналитика

Безопасность

feat: fix VCD bus formatting and enable functional always-block simulation

serge.balakshiy

Коммит: 164a07b

Файл конфигурации: gitverse-ci.yaml

#512195

Задания

Hello GitVerse

Успешно: 6 с

Ожидание:1 с

Облачный:gv02-runner05

Версия:5.2.0

Показывать время

Set up job3 с

Checkout your code2 с

Run single shell command0 с

Run multiple shell commands0 с

Display event name1 с

Display Workflow0 с

Display repository name0 с

Display repository owner0 с

Display actor0 с

Complete job1 с

Все инструменты для разработки на одной платформе

Для полного доступа зарегистрируйтесь или авторизуйтесь на GitVerse