/
serge.balakshiy
/
verilog_analizer
ОбзорДокументацияВойти
/
serge.balakshiy
/
verilog_analizer
Код
Запросы
0
Задачи
Вики
Пакеты
0
Релизы
0
CI/CD
Аналитика
Безопасность

verilog_analizer

Форк
0

Описание

учебный верилог

1.81 MiB
README
В избранном1
Форки0

Языки

  • C86,8%
  • Yacc7%
  • Verilog3,4%
  • Lex1,2%
  • Makefile0,8%
  • Python0,8%
Сообщить о нарушении
Ветки:
1
Коммиты:
103
Теги:
0

sergebn

feat: fix VCD bus formatting and enable functional always-block simulation
10 мар 2026, 21:32
10 мар 2026, 21:32164a07b
.gitverse

Initial commit

6 месяцев назад
src

feat: fix VCD bus formatting and enable functional always-block simulation

5 месяцев назад
.gitignore

добавил new_entry->old_value = 0;в sym_insert

5 месяцев назад
README.md

Обновил README

6 месяцев назад
README.md
ДокументацияПоддержка
Политика конфиденциальностиПользовательское соглашениеПолитика использования «cookies»Согласие субъекта персональных данных
2026 ©