/
serge.balakshiy
/
verilog_analizer
Обзор
Документация
Войти
/
serge.balakshiy
/
verilog_analizer
Код
Запросы
0
Задачи
0
Вики
Пакеты
0
Релизы
0
CI/CD
Аналитика
Безопасность
verilog_analizer
Форк
0
Избранное
1
GigaIDE Cloud
Описание
учебный верилог
6.41 MiB
README
В избранном
1
Форки
0
Языки
C
86,8%
Yacc
7%
Verilog
3,4%
Lex
1,2%
Makefile
0,8%
Python
0,8%
Сообщить о нарушении
master
Ветки:
1
Коммиты:
103
Теги:
0
Код
sergebn
feat: fix VCD bus formatting and enable functional always-block simulation
10 мар 2026, 21:32
10 мар 2026, 21:32
164a07b
.gitverse
Initial commit
4 месяца назад
src
feat: fix VCD bus formatting and enable functional always-block simulation
3 месяца назад
.gitignore
добавил new_entry->old_value = 0;в sym_insert
3 месяца назад
README.md
Обновил README
4 месяца назад
veriloganalizer
README.md