/

serge.balakshiy

/

verilog_analizer

Обзор ДокументацияВойти

/

serge.balakshiy

/

verilog_analizer

Аналитика

Безопасность

verilog_analizer

Описание

учебный верилог

В избранном1

Языки

C86,8%
Yacc7%
Verilog3,4%
Lex1,2%
Makefile0,8%
Python0,8%

Сообщить о нарушении

Коммиты:

sergebn
feat: fix VCD bus formatting and enable functional always-block simulation
9 дней назад
164a07b

2 месяца назад

feat: fix VCD bus formatting and enable functional always-block simulation

9 дней назад

добавил new_entry->old_value = 0;в sym_insert

10 дней назад

Обновил README

месяц назад

veriloganalizer

README.md

Описание

учебный верилог

В избранном1

Языки

C86,8%
Yacc7%
Verilog3,4%
Lex1,2%
Makefile0,8%
Python0,8%

Сообщить о нарушении

Все инструменты для разработки на одной платформе

Для полного доступа зарегистрируйтесь или авторизуйтесь на GitVerse