это учебная программа для исследования некоторых возможностей верилог
master
sergebn
Initial commit
feat: архитектура событийного симулятора с плоской моделью сигналов
исправил секцию if(config.sim) в main чтобы выполнялось симулирование
продолжаю строить симулятор. сделал таблицу символов symbil_table.
feat: реализовать базовый парсер Verilog и семантический анализ AST Добавлена структура AST-узла и управление памятью (ast.c/h). Реализован лексер (Flex) и парсер (Bison) для модулей и assign. Добавлен семантический анализатор для вычисления ширины и знаковости (semantics.c/h). Настроен Makefile для автоматической сборки проекта.