/

mnskripnichenko

/

Обзор ДокументацияВойти

/

mnskripnichenko

/

Аналитика

Безопасность

cpu

Описание

Задание и простой тестбенч для процессорного элемента

В избранном0

Языки

SystemVerilog75,9%
Makefile18,1%
Tcl6%

Сообщить о нарушении

Коммиты:

mnskripnichenko
Запрос на слияние 'dev/mnskripnichenko/tb_init' (#1) из dev/mnskripnichenko/tb_init в master
14 дней назад
41d0941
Верифицирован

create: program_init.mem, update: data_init.mem

14 дней назад

added: more simple code

14 дней назад

added: simple SystemVerilog file reading

14 дней назад

added: ignore files

14 дней назад

added: test_path in Makefile

14 дней назад

14 дней назад

README.md

Описание

Задание и простой тестбенч для процессорного элемента

В избранном0

Языки

SystemVerilog75,9%
Makefile18,1%
Tcl6%

Сообщить о нарушении

Все инструменты для разработки на одной платформе

Для полного доступа зарегистрируйтесь или авторизуйтесь на GitVerse