Зарегистрирован 26 Марта 2024
Популярные репозитории
Заготовки для лабораторной работы "Проектирование процессорных элементов"...
  • SystemVerilog
12
0
3 месяца назад
Sberday MIET...
  • Verilog
5
0
4 месяца назад
Задание и простой тестбенч для процессорного элемента...
  • SystemVerilog
5
0
месяц назад
Промежуточная версия окружения и тестбенча для chv_spi_env...
  • SystemVerilog
0
0
5 месяцев назад
Симулятор процессорного элемента с поддержкой компилятора на языке Python и набора дебаггеров...
  • Python
0
0
месяц назад
Генератор блок-схем тестбенчей UVM (Universal Verification Methodology) в формате Draw.io из JSON конфигов....
  • Python
0
0
9 дней назад

36 активностей за последний год

Меньше
Больше
1
2

Для полного доступа зарегистрируйтесь или авторизуйтесь на GitVerse

Войти