/

/

rtl

Обзор ДокументацияВойти

/

/

rtl

Аналитика

rtl

Описание

762 KiB

В избранном0

Языки

SystemVerilog77,4%
Python15,1%
Tcl3,3%
C2,5%
PowerShell0,9%
Verilog0,8%

Сообщить о нарушении

Коммиты:

M

sdfsdfsd

Откат 06a770c: такт ядра снова 15.625 МГц

21 окт 2026, 23:22

21 окт 2026, 23:22ccef5fa

RTL ядра TPU с интерфейсами

23 дня назад

TPU как вставляемый блок: иерархия блок-дизайна, драйвер, CONTROL

10 дней назад

Откат 06a770c : такт ядра снова 15.625 МГц

7 дней назад

TPU как вставляемый блок: иерархия блок-дизайна, драйвер, CONTROL

10 дней назад

RTL ядра TPU с интерфейсами

23 дня назад

bench/ и syn/: стенды, скрипты гейтов и синтеза из rtl_v2

10 дней назад

RTL ядра TPU с интерфейсами

23 дня назад

TPU как вставляемый блок: иерархия блок-дизайна, драйвер, CONTROL

10 дней назад

RTL ядра TPU с интерфейсами

23 дня назад

README: буфер, стенды bench/ и синтез syn/

10 дней назад

README.md