/
RDS
/
verilog-transceiver
Обзор
Документация
Войти
/
RDS
/
verilog-transceiver
Код
Запросы
0
Пакеты
0
Релизы
0
Аналитика
Безопасность
verilog-transceiver
Следить
1
Форк
0
Избранное
0
GigaIDE Cloud
R
RDS
Upd README
10 месяцев назад
607cb04
Описание
Educational project for the Xilinx ZedBoard Zynq-7000 Development Kit
python
winget
make
cocotb
hdlmake
icarus-verilog
modelsim
verilog-hdl
vivado
chocolatey
В избранном
0
Следят
1
Языки
Verilog
Stata
Tcl
MATLAB
SystemVerilog
Python
Сообщить о нарушении
master
Ветки:
1
Коммиты:
269
Теги:
0
Код
modules
Update crc12.v
10 месяцев назад
pic
Upd picture
год назад
platform
Simulation in vivado with hdlmake working
год назад
sim
Upd tests
10 месяцев назад
syn
Parameterize .dat files and fix .xdc file
год назад
top
Upd README
10 месяцев назад
.gitignore
Add new folders for cocotb sim
10 месяцев назад
.gitmodules
Update gitmodules
2 года назад
LICENSE.txt
Create LICENSE.txt
10 месяцев назад
Manifest.py
init commit
2 года назад
README.md
Upd tests
10 месяцев назад
Readme
Usage
Dependencies
Installation
Build project
Simulation
Usage
Dependencies
Installation
Download python and git:
Clone repository:
Download packages:
Download make (add to PATH system variable the Make bin folder: C:\Program Files (x86)\GnuWin32\bin):
Build project
Build trasceiver:
Build only vivado project:
Simulation
Modelsim simulation
Using hdlmake:
Using cocotb (with 64 bit Python use 64 bit Modelsim):
Icarus simulation using cocotb:
README.md
Описание
Educational project for the Xilinx ZedBoard Zynq-7000 Development Kit
python
winget
make
cocotb
hdlmake
icarus-verilog
modelsim
verilog-hdl
vivado
chocolatey
В избранном
0
Следят
1
Языки
Verilog
Stata
Tcl
MATLAB
SystemVerilog
Python
Сообщить о нарушении