verilog-transceiver
Описание
Educational project for the Xilinx ZedBoard Zynq-7000 Development Kit
Языки
Verilog
- Stata
- Tcl
- MATLAB
- SystemVerilog
- Python
README.md
Educational project for the Xilinx ZedBoard Zynq-7000 Development Kit
Verilog
Все инструменты для разработки на одной платформе
Для полного доступа зарегистрируйтесь или авторизуйтесь на GitVerse