verilog-transceiver

0

Описание

Educational project for the Xilinx ZedBoard Zynq-7000 Development Kit

Языки

  • Verilog71,4%
  • Python19,3%
  • Stata7,9%
  • MATLAB0,8%
  • Tcl0,6%
Сообщить о нарушении
README.md

Для полного доступа зарегистрируйтесь или авторизуйтесь на GitVerse

Войти