ОбзорДокументацияВойти
/
RDS
/
verilog-transceiver
Код
Запросы
0
Пакеты
0
Релизы
0
Аналитика
Безопасность

verilog-transceiver

0

Описание

Educational project for the Xilinx ZedBoard Zynq-7000 Development Kit

python
winget
make
cocotb
hdlmake
icarus-verilog
modelsim
verilog-hdl
vivado
chocolatey
584 KiB
README
Лицензия
В избранном0
Форки0

Языки

  • Verilog71,4%
  • Python19,3%
  • Stata7,9%
  • MATLAB0,8%
  • Tcl0,6%
1
269
0

modules
2 года назад
pic
2 года назад
platform
2 года назад
sim
2 года назад
syn
2 года назад
top
2 года назад
.gitignore
2 года назад
.gitmodules
2 года назад
LICENSE.txt
2 года назад
Manifest.py
3 года назад
README.md
2 года назад
README.md