verilog-transceiver

0

Описание

Educational project for the Xilinx ZedBoard Zynq-7000 Development Kit

Языки

Verilog

  • Stata
  • Tcl
  • MATLAB
  • SystemVerilog
  • Python
Сообщить о нарушении
README.md

Для полного доступа зарегистрируйтесь или авторизуйтесь на GitVerse

Войти